Systeme de traitement de donnees et procede de fonctionnement associe

Data processing system having a hierarchical memory organisation and method for operating the same

Abstract

A data processing system according to the invention comprises a processor (P) and a memory hierarchy. The highest ranked level therein is a cache coupled to the processor. The memory hierarchy comprises a higher ranked cache (C1) having a cache controller (CC1) operating according to a write allocate scheme, and a lower ranked cache (C2) is coupled to the higher ranked cache (C1) having a cache controller (CC2). The size of the higher ranked cache is smaller than the size of the lower ranked cache. Both caches (C1, C2) administrate auxiliary information (V1, V2) indicating whether data (D1, D2) present therein is valid. The linesize of the lower ranked cache (C2) is an integer multiple of the linesize of the higher ranked cache (C1). The auxiliary information (V1) in the higher ranked cache (C1) concerns data elements (D1) at a finer granularity than that in the lower ranked cache (C2). The higher ranked cache (C1) is arranged for transmitting a writemask (WM) to the lower ranked cache (C2) in conjunction with a line of data (DL) for indicating which data in the lower ranked cache (C2) is to be overwritten at the finer granularity. Fetching a line from the next lower ranked level (M) is suppressed if the writemask (WM) indicates that the line (DL) provided by the higher ranked cache (C1) is entirely valid in which case, the controller (CC2) of the lower ranked cache allocates the cache line in the lower ranked cache (C2) without fetching it.
L'invention concerne un système de traitement de données comprenant un processeur (P) et une hiérarchie de mémoires. Le niveau classé le plus élevé est une mémoire cache couplée au processeur. Cette hiérarchie de mémoires comporte une mémoire cache classée supérieure (C1) dotée d'un contrôleur de mémoire cache (CC1) fonctionnant selon un schéma d'attribution d'écriture, et une mémoire cache classée inférieure (C2) est couplée à la mémoire cache classée supérieure (C1) dotée d'un contrôleur de mémoire cache (CC2). La taille de la mémoire cache classée supérieure est inférieure à la taille de la mémoire cache classée inférieure. Les deux mémoires caches (C1, C2) permettent d'administrer les informations auxiliaires (V1, V2) indiquant si des données (D1, D2) présentes sont valides. La taille de ligne de la mémoire cache classée inférieure (C2) est un nombre entier multiple de la taille de ligne de la mémoire cache classée supérieure (C1). Les informations auxiliaires (V1) dans la mémoire cache classée supérieure (C1) concernent des éléments de données (D1) à granularité plus fine que ceux de la mémoire cache classée inférieure (C2). La mémoire cache classée supérieure (C1) est élaborée pour transmettre un masque d'écriture (WM) à la mémoire cache classée inférieure (C2) conjointement avec une ligne de données (DL) permettant d'indiquer quelles données de la mémoire cache classée inférieure (C2) doivent être écrasées à une granularité plus fine. L'extraction d'une ligne provenant d'un niveau suivant classé inférieur (M) est supprimée si le masque d'écriture (WM) indique que la ligne (DL) générée par la mémoire cache classée supérieure (C1) est entièrement valide, auquel cas, ledit contrôleur (CC2) de la mémoire cache classée inférieure permet d'attribuer la ligne de mémoire cache dans la mémoire cache classée inférieure (C2) sans avoir à l'extraire.

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Patent Citations (2)

    Publication numberPublication dateAssigneeTitle
    US-5307477-AApril 26, 1994Mips Computer Systems, Inc.Two-level cache memory system
    US-6374330-B1April 16, 2002International Business Machines CorporationCache-coherency protocol with upstream undefined state

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